verilog 可以使用数组定义输入输出端口吗
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发布时间：2022-04-20 07:28
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热心网友
时间：2023-09-22 03:56
必须分解为一维数组，然后再端口上一一列出。所以这点不如VHDL。
其实你如果嫌麻烦，可以变通一下的，比如做个接口，将两者对接。举例如下：
你需要调用一个128*存储器，但是设计128个位宽的线组/寄存器组，管理起来很不方便，比如
a0[63:0],a1[63:0],a2[63:0]..............a127[63:0],在外界调用时还得设计一个查找表。
因此，你可以设计一个如下的寄存器组aa[128*-1:0],在外界调用时，将二维数组的两个地址相乘就行了。
