用于半桥电路的集成驱动器[发明专利]

[12]发明专利申请公开说明书

[21]申请号96193348.8

[51]Int.CI6

H02M 3/24H03K 17/06H03K 17/687H02M 7/538

[43]公开日1998年5月13日[22]申请日96.12.5

[30]优先权

[32]95.12.27 [33]US [31]08/579,654[86]国际申请PCT/IB96/01358 1996.12.05[87]国际公布WO97/24794 EN 1997.07.10[85]进入国家阶段日期

1997.10.17

[11]公开号CN 1181848A

[74]专利代理机构中国专利代理(香港)有限公司

代理人马铁良 傅康

[71]申请人菲利浦电子有限公司

地址荷兰艾恩德霍芬

[72]发明人A·雅那斯瓦迈 R·雅亚拉曼 M·阿马

托 P·维尔德曼

权利要求书 2 页 说明书 6 页 附图 2 页

[54]发明名称

用于半桥电路的集成驱动器

[57]摘要

包括用于分别驱动外部的高电压半桥电路的上部和下部功率晶体管的下部驱动模块和浮动上部驱动模块的半桥驱动电路被包含在集成电路芯片中,集成电路芯片包括芯片上的阴极负载二极管仿真器,阴极负载二极管仿真器响应于加到它的栅极的控制信号被接通,以使电源电流给为上部驱动模块供电的外部自举电容器充电。上部驱动模块位于绝缘阱内,二极管仿真器包括沿着阱的周边的JFET晶体管,作为它的主要载流元件。JFET晶体管在下部功率晶体管被驱动到导通状态的同时被驱动到导通状态。JFET晶体管的源极通过一个二极管和电源相连,使得源极的电压不能上升到高于比电源电压低一个二极管电压降的电平,也使得控制电路得出的控制信号被限制为不升到比电源输出端的电压低三个二极管电压降的电平,并限制可流入栅极的电流。

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权 利 要 求 书

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1、一种用于驱动由连接在输出端和高电压DC电源的上轨之间及输出端和高电压DC电源的下轨之间的上部和下部功率晶体管构成的半桥，以及用于给具有第一和第二端且第一端连接到所述输出端的自举电容器充电的电路，所述电路包括：

用于产生以控制驱动所述的各个下部和上部功率晶体管至非同时导电状态的下部和上部驱动命令信号的装置；

用于在电源输出端产生相对所述下轨的相对较低控制电压的电源装置；

和电源输出端相连的下部驱动模块，用于由所述相对较低控制电压供电，并包括用于响应所述下部驱动命令信号在下部功率晶体管的控制电极和下轨之间施加下部驱动控制信号的装置；

上部驱动模块，适合连接到自举电容器的第一端，以由所述自举电容器两端的电压供电，并包括用于响应所述上部驱动输入控制信号在上部功率晶体管的控制电极和输出端之间施加上部晶体管控制信号的装置；和

阴极负载二极管仿真器装置，用于给所述自举电容器充电至所述自举电压，所述阴极负载二极管仿真器包括一个晶体管；

其特征在于：所述晶体管是JFET晶体管，源极和所述电源输出端相连，漏极适合和自举电容器的第二端相连，栅极与由所述下部驱动命令信号得出的进一步的控制信号结合，以在下部晶体管被驱动到导通状态时驱动所述JFET晶体管到导通状态。

2、根据权利要求1的电路，所述源极通过一个二极管和所述电源输出端相连，以使所述源极的电压不能升到比所述电源电压低一个二极管电压降的电平。

3、根据权利要求1或2的电路，还包括控制电路，用于以所述控制信号被限制升到低于所述电源输出电压多个二极管电压降的电平的方式导出所述控制信号。

4、根据权利要求3的电路，其中的多个是三个。

5、根据权利要求2的电路，还包括用于从所述下部驱动命令信号导出所述进一步的控制信号的装置，所述用于导出的装置包括一个由所述

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下部驱动命令信号馈入的缓冲器，以产生其电压范围在所述下轨和所述相对低电源电压之间的缓冲器输出信号，和用于将所述缓冲器输出信号的电压范围转换为在连到所述栅极的点与所述源极之间的电压差范围的装置。

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说 明 书

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用于半桥电路的集成驱动器

本发明涉及用于驱动由连接在输出端和高电压DC电源的上轨之间及输出端和高电压DC电源的下轨之间的上部和下部功率晶体管构成的半桥，以及用于给具有第一和第二端且第一端连接到所述输出端的自举电容器充电的电路，所述电路包括：

用于产生以控制驱动所述的各个下部和上部功率晶体管至非同时导电状态的下部和上部驱动命令信号的装置；

用于在电源输出端产生相对所述下轨的相对较低控制电压的电源装置；

和电源输出端相连的下部驱动模块，由于由所述相对较低控制电压供电，并包括用于响应所述下部驱动命令信号在下部功率晶体管的控制电极和下轨之间施加下部驱动控制信号的装置；

上部驱动模块，适合连接到自举电容器的第一端，以由所述自举电容器两端的电压供电，并包括用于响应所述上部驱动输入控制信号在上部功率晶体管的控制电极和输出端之间施加上部晶体管控制信号的装置；和

阴极负载二极管仿真器装置，用于给所述自举电容器充电至所述自举电压，所述阴极负载二极管仿真器装置包括一个晶体管。 这种用于驱动半桥的电路可以从US 5,373,435得知。半桥电路的应用包括用于气体放电灯的电子镇流器、开关型电源、马达驱动器、DC到AC转换器。在已知的驱动半桥的电路中，晶体管是LDMOS晶体管。在已知的电路中，LDMOS的源极和电源输出端相连。结果，栅压需要比所述相对较低的控制电压的更高的电平，以使所述LDMOS晶体管导通。因此，使LDMOS晶体管导通相对较复杂。

本发明的目的是提供一种用于驱动半桥的电路，其中包括在二极管仿真器中的晶体管的导通状态可以被相对较简单的装置所控制。 因此，根据本发明，在开头段落中所描述的驱动半桥电路的特征在于：所述晶体管是JFET晶体管，源极和所述电源输出端相连，漏极适合和自举电容器的第二端相连，栅极与由所述下部驱动命令信号得出的

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进一步的控制信号结合，以在下部晶体管被驱动到导通状态时驱动所述JFET晶体管到导通状态。

JFET是耗尽型器件，因此，当栅到源电压VGS为零时，该器件被接通。通过控制栅电压到比所述相对较低控制电压更低的电压，器件可以被控制到断开状态的。因此，控制晶体管的导通状态的电路相对较简单。 所述源极优选地通过一个二极管和所述电源输出端相连，以使所述源极的电压不能升到比所述电源电压低一个二极管电压降的电平。所述二极管优选地是一个齐纳二极管。该二极管电压降确保当JFET接通时，其漏极升到Vdd减一个二极管电压降，因此给自举电容器充电。因为，当接通器件时，源电压可以在Vdd-Vdiode和Vzener+Vdd之间浮动，因此JFET的源极是低于Vdd一个二极管电压降。当源电压大于漏极电压时，JFET经常在其电流电压特征的第三象限内运作，结果，漏极到源极电流IDS以从源极到漏极的相反方向流动。

JFET的源极和漏极优选的是n-型，栅极是p-型。因此，必须防止接通在栅源和栅漏之间的寄生二极管。这是通过确定栅极不摆动到Vdd实现的。在电路进一步包括用于以所述控制信号被限制升到低于所述电源输出端电压多个二极管电压降的电平的方式导出所述控制信号的情况下，这能够实现。所述的多个可以是比如三个。在这种情况下栅极允许只能摆动到比Vdd小三个二极管电压降。

在一个优选的实施方案中，电路还包括用于从所述下部驱动命令信号导出所述进一步的控制信号的装置，所述用于导出的装置包括一个由所述下部驱动命令信号馈入的缓冲器，以产生其电压范围在所述下轨和所述相对低电源电压之间的缓冲器输出信号，和用于将所述缓冲器输出信号的电压范围转换为在连到所述栅极的点与所述源极之间的电压差的范围的装置。

下面将参考附图，进一步描述本发明的一个实施方案。 在附图中，图1是本发明的驱动器电路的示意图，其中，被包括在集成电路芯片中的元件被包围在标以IC的虚线框中；

图2对应于图1中的虚线框IC的集成电路芯片的平面示意图，包括一个其中形成高电压JFET T3的拉长的区域；和 图3沿线3-3的截面图，显示JFET T3的结构。

首先参考图1，它显示了一个根据本发明的驱动器电路，包含在一单

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片高压集成电路IC中，被连接以驱动由功率MOSFET的T1和T2形成的外部半桥，T1和T2被串联跨接在高压(高达约500伏)直流电源上。半桥和驱动器的总的电路结构和在前面提到的美国专利第5,373,453号中披露和描述的一样，例外的是根据本发明的芯片上的阴极负载二极管仿真器BDE的构造。

在半桥中，功率晶体管T1被称为上部晶体管，因为其漏极被连接到DC电源的高端或上轨，在图1中以电位Vcc表示，功率晶体管T2被称为下部晶体管，因为其源电极被连接到DC电源的低端或下轨，在图1中以地电位表示。上部晶体管T1的源电极和下部晶体管的漏电极在半桥的输出端OUT处被连接在一起，半桥的输出端OUT也连接到负载LD的一端。在电源应用中(比如给气体放电灯供电时)，负载的另一端可以通过连接到DC电源两端的电容性分压器(未显示)的中点而保持在电源电压一半的电位。众所周知，晶体管T1和T2以开关方式以高频(大于20kHZ)重复循环运作，比如100KHZ级，在一个循环中，每一个晶体管在不同的一个或两个时间间隔或阶段期间被接通(即被驱动到导电状态)，所述循环互相被其量级约为约500ns的相对较小的寂静区间隔分离开。电流断开时的开关瞬变由于在许多应用中的具有某种感抗的负载LD而分别被T1和T2的内在体二极管D1和D2所限制。D1用于限制在下部功率晶体管T2断开时在输出端OUT上产生的正瞬变电压，二极管D2用于限制在上部功率晶体管T1被断开时，在输出端上产生的负瞬变电压。 这些循环由控制器CON建立，它响应于外部输入信号IN产生基本上二进制的命令信号INL和它的逻辑反量INNL以控制下部晶体管T1的导通状态，并通过电平移位器LS产生用于控制上部晶体管T2的导通状态的脉冲命令信号TON和TOFF。命令信号IN1仅仅在下部晶体管TI被驱动到导通状态时的时间间隔或期间内有一个二进制状态。为抗噪声和瞬变的目的，命令信号TON和TOFF以脉冲的形式提供。TON和TOFF分别表示上部晶体管T2的接通和断开时刻。下部晶体管命令信号INL和INL被输入到下部驱动模块DL，下部驱动模块仅仅在下部晶体管所确定的阶段响应于输入而驱动下部晶体管T2的栅极GL以接通下部晶体管。相似地，命令信号TON和TOFF被输入到上部驱动模块DU，上部驱动模块在上部晶体管所确定的阶段响应于输入而驱动上部晶体管T1的栅极GU以接通上部晶体管。在上部驱动模块DU中的R/S触发器(未显示)将命令信

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号TON和TOFF转换成与INL和INNL类似的二进制形式，为的是上部驱动模块的其余部分具有和下部驱动模块DL一样的设计。

下部驱动模块由相对较低的电源电压Vdd(比如12伏)供电，而上部驱动模块由具有数量级为70nf的电容量的外部自举电容器C1两端的电压V1供电，该电容器太大以致不能以合理的面积占用被设置在集成电路IC中。自举电容器C1的另一端通过芯片上的阴极负载二极管仿真器BDE连到电源电压Vdd，以致于在下部晶体管处于导通状态期间当输出端OUT基本上保持在地电位时，充电电流流入C1，使V1为比Vdd少任何小的在BDE和T2两端的电压降的电压值。

现在也参考图2，众所周知，上部驱动模块DU包括位于集成电路芯片IC上的绝缘阱WL内的CMOS电路，如被P-隔离包围的N-阱。这样，通过和用于产生LDMOS晶体管的阱的类似结构，阱WL与集成电路的其余部分绝缘。高电压二极管不能以结隔离技术被集成，因为它导致大的底电流。这将对电路的运作产生不利的影响。根据本发明的原则，芯片上的阴极负载二极管仿真器包括沿着阱WL的周边的JFETT3。JFET T3固有地具有和阱隔离一样的击穿电压(超过500伏)，因为电流垂直阱的周边流动，充足的电流承载容量可以通过选择沿其形成的阱隔离的阱周边的范围得到。因为LDMOS结构已被用来形成浮动阱，不需要从已存在的LDMOS结构制造JFET所需的附加层，因此阴极负载二极管不化费附加硅区域，而在芯片上增加额外的功能。

图3显示了JFET的截面图。P-ISO附近的n+区域形成源极，P-沟道区域形成栅极，右边的n+区域形成漏极。扩散位于具有P-埋层的N-阱内。P-埋层被中断，为的是防止器件的预夹断。通过器件的侧面结构实现高电压承载能力。

JFET T3的驱动电路显示在图1的框BDE中。JFET T3以源跟随器的构型运作，其漏极连到自举电容C1，其源极通过齐纳二极管连到低于Vdd的一个二极管电压降。这样做以使得，当JFET T3被接通时，其漏极升到Vdd减去一个二极管电压降，以提供加到自举电容C1上的充电电压。JEET的源极是低于Vdd的一个二极管电压降，因为当JFET T3接通时，JFET T3的源电压可以在Vdd-Vdiode和Vzener+Vdd之间浮动。这已经做成，因为试验结果已经显示JFET T3在较高的源偏置时非常干净地夹断，所以在它断开时，很少或没有漏电流流动。JFET T3经

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常在它的电流电压特性的第三象限内工作，其中源电压大于漏电压，结果，电流IDS以相反方向从源极流到漏极。另外，由于源极和漏极是n-型，栅极是p-型，应该注意防止在栅源和栅漏之间的寄生二极管的接通。这是这样实现的，即通过确保JFET T3的栅极不摆动到Vdd，从而，由于串联的二极管D1、D2和D3的作用，栅极只能摆动到Vdd减去三个二极管电压降。栅电流进一步被和这些二极管串联的电阻RL所限制。 由于JFET T3是一个耗尽型装置，它在栅到源电压VGS为零时被接通。在正常的运作期间，当栅到源电压VGS为-(Vdd-Vdiode)时，JFETT3被断开。栅驱动电路具有电平移位反相器INV，以把从INL来的内部使用信号电平移位至10-12伏，后接三个缓冲级。第一级由晶体管M1和M2构成。第二级由晶体管M3和M4构成，第三级由晶体管M5和M6构成。接通JFET T3的同时接通半桥的下部功率晶体管T2。 在时钟的第一阶段phi_1，下部功率器件被接通。在此阶段，栅驱动加到JFET T3的栅极，使它接通，给自举电容器C1充电。JFET T3接着在下部晶体管T2断开的同时被断开。在此时刻，栅到源的电压VGS为 -(Vdd-Vdiode)，从而器件被断开。

典型地被用于系统的零电压开关工作方式，使得在设计电路时要进行某些特殊的考虑。半桥的两个功率晶体管T1、T2在其间有寂静时间的不同的时钟阶段被接通。考虑如图1所示的带有负载LD的半桥电路。在第一阶段的后面部分，电感器中的电流流入地中。在第一阶段的末尾，下部功率晶体管T2被断开时，电感器中的不能立刻改变的电流流到上部和下部功率晶体管T1和T2的漏极和源极之间的寄生体电容CDS(未显示)。浮动结点OUT以高的dv/dt从零升到Vcc。连到自举电容器C1的JFET T3的漏极也以同样的方式上升。JFET T3的这种高电压负载能力是由漏极和源极之间的侧向距离达到的。在经过等于寂静时间的一段时间后，出现第二阶段，其中上部栅极GU被接通。在此第二阶段期间，自举电容器C1通过浮动阱电路放电。在负载LD感应部分中的电流最终以相反方向流动。在第二阶段末尾，上部器件被断开，但是由于电感器中的电流不能立刻改变，它主要通过在下部和上部晶体管T1和T2的漏极和源极之间的电容CDS来提供该电容CDS完全放电，把浮动节点OUT拉到比地电位低一个二极管电压降。在经过等于寂静时间的一段时间后，下部晶体管被接通，从而循环重复。

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现在应该已清楚，在所有方面，本发明的目的是令人满意的。另外，虽然对本发明作了具体的描述，也应该明白，本发明的原理具有广泛的一般应用性。因此，对于在本发明所具有的精神和范围之内的细节上，能够有很多种修改。

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说 明 书 附 图

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图2

图3

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